AX309 vs. EasyFPGA

Memory Chip on ...	AX309 Xilinx Spartan-6 Development Board	easyFPGA Spartan-6 Development Board
Manufacturer	Hynix	Winbond
Part	H57V2562GTR-75C	W9864G6JH-6
Type	SDRAM	SDRAM
Value	4M x 4Bank x 16 Bits	1M x 4Banks x 16 Bits
Clock	133MHz	166 MHz
Pins	54	54
Voltage	3.3V	3.3V
Interface	LVTTL	LVTTL
Access Time	6ns	6ns

SDR SDRAM

This type of SDRAM is slower than the DDR variants, because only one word of data is transmitted per clock cycle (single data rate).

Typical SDR SDRAM clock rates are 66, 100, and 133 MHz (periods of 15, 10, and 7.5 ns). Clock rates up to 200 MHz were available.

انجام پروژه های VHDL و Verilog و FPGA

انجام پروژه شبیه سازی و پیاده سازی FPGA با نرم افزارهایQUARTUS ، MODELSIM، XILINX ISE و با زبان های VHDL و Verilog در کمترین زمان ممکن ...

جهت سفارش پروژه جدید مشخصات خود را به شرح ذیل ارسال نمائید و یا با شماره تلفن [phone] - 0912 تماس حاصل فرمائید.

- نام و نام خانوادگی:

- شماره موبایل:

- زبان برنامه نویسی:

- ایمیل:

- توضیحات و شرح امکانات پروژه:

پاسخ درخواست شما حداکثر طی مدت 24 ساعت، از طریق تلگرام، ایمیل یا شماره تماس شما به اطلاعتان خواهد رسید.

 آموزه های هزاره سوم

کرج - سه راه گوهردشت - جنب ایستگاه تاکسی گوهردشت - برج گوهر - طبقه 4 - واحد 12

DS18B20 - Programmable Resolution 1-Wire Digital Thermometer

entity ds18b20_ctrl is

    port

    (

        clk                : IN std_logic;    -- 100mhz

--~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~--

        temp_sensor_id     : OUT std_logic_vector(63 downto 0); -- Unique Serial Code       

        -- The default resolution at power-up is 12-bit.

        temperature        : OUT std_logic_vector(15 downto 0); -- -55°C to +125°C       

        -- The DS18B20 output temperature data is calibrated in degrees Celsius;

        -- for Fahrenheit applications, a lookup table or conversion routine must

        -- be used.

        -- output * 0.0625 = output / 16 = temperature(11 downto 4)

--~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~--        

        temp_sensor_dq     : INOUT std_logic := 'Z' -- 1-Wire Digital Thermometer

    );

end ds18b20_ctrl;

--==============================================================================--

architecture Behavioral of ds18b20_ctrl is

--==============================================================================--

-- Constant Declarations 

    constant MAX_TPDTCT            : integer := 100000; -- 1ms   

    constant MAX_TSTART            : integer := 50000; -- 500us 

GS8320Z36GT – 36Mb Pipelined and Flow Through Synchronous NBT SRAMs‎

entity gs8320z36gt_sram_ctrl is

    generic

    (

        sram_hold_time      : time := 500 ps;

        read_after_write    : integer := 0;

        data_width          : integer := 36;

        addr_width          : integer := 20

    );   

    port   

    (   

        clk                 : in std_logic;

        rst                 : in std_logic;

   

        sram_addr           : in std_logic_vector(addr_width-1 downto 0);

        sram_rd_en          : in std_logic;

        sram_wr_en          : in std_logic;

M25P128 – Serial Flash Embedded Memory with 54 MHz SPI Bus Interface

entity m25p128_sfm_ctrl is

    generic

    (

        sck_ratio_g         : integer := 2;

        sfid_g              : std_logic_vector(23 downto 0) := X"202018"

    );

    port

    (

        clk_80m             : in std_logic; --80 MHz

        clk_40m             : in std_logic; --40 MHz

        rst                 : in std_logic;

               

        sfm_opcode          : in std_logic_vector(2 downto 0);

       

        sfm_wr_strb         : in std_logic; --Indicates start of new write data

AD9517 – Clock Generator

entity ad9517_cg_ctrl is

    port

    (

        clk : in std_logic;

        rst : in std_logic;

 

        CG_REFMON : in std_logic; --Input <REFMON> is never used !?!

        CG_STATUS : in std_logic; --Input <STATUS> is never used !?!

 

        CG_SDIO : inout std_logic; --Serial Control Port Bidirectional Serial Data In/Out

 

AD9914 - 3.5 GSPS Direct Digital Synthesizer‎

entity ad9914_dds_ctrl is

    port

    (        

        clk : in std_logic; -- SYNC_CLK - 1/24 REF_CLK

        rst : in std_logic;

       

        -- Parallel programming consists of 8 address lines and either

        -- 8 or 16 bidirectional data lines for R/W operations. The logic

        -- state on Pin 22 determines the width of the data lines used.

        DDS_PDIO : inout std_logic_vector(31 downto 0);        

AD9252 - Octal, 14-Bit, 50 MSPS, Serial LVDS, 1.8 V ADC

Entity ad9252_adc_ctrl is

    Port

    (

        clk_40m             : in std_logic; -- 40 mhz

        clk_200m            : in std_logic; -- Must be 200 Mhz +- 10%       

        rst                 : in std_logic;

       

        ADC_DCO_I           : in std_logic; -- Data Clock Digital Output

        ADC_DCO_IB          : in std_logic; -- Data Clock Digital Output

       

        ADC_FCO_I           : in std_logic; -- Frame Clock Digital Output

        ADC_FCO_IB          : in std_logic; -- Frame Clock Digital Output

کارگاه دو روزه طراحی دیجیتال با ‏FPGA

تعدادی از موضوعاتی که در این کارگاه یاد خواهید گرفت…

* روش‌های کدنویسی قابل سنتز ‏VHDL‏ ‏

* شناخت منابع دیجیتالی موجود در ‏FPGA‏ و نحوه به کارگیری صحیح آنها ‏

* روش‌های شبیه‌سازی و درستی‌آزمایی مدار و نحوه به کارگیری ابزارهای موجود برای شبیه‌سازی در نرم‌افزار ‏ISE‏ ‏

* بکارگیری نرم‌افزار ‏ISE‏ برای انجام مراحل ورود طرح، شبیه‌سازی، سنتز ‏

* تفاوت مدار ترتیبی سنکرون و آسنکرون و نحوه پیاده‌سازی صحیح آنها به کمک زبان ‏VHDL

* استفاده از ‏IPها یا همان کدهای موجود از قبل نوشته شده ‏

* بررسی مفصل دیتا‌شیت‌های مربوط به ‏FPGAهای خانواده ‏Spartan-6‎‏ و معرفی نکات مهم در آنها

* تست و درستی‌آزمایی مدار در حین اجرا روی ‏FPGA‏ به کمک ابزار ‏ChipScope‏ ‏